PCB混合信號(hào)仿真淺談

十多年來(lái)，電路與系統(tǒng)尺寸、復(fù)雜性和運(yùn)行速度都得到了極大改進(jìn)。隨著系統(tǒng)級(jí)芯片(SOC)應(yīng)用增加，電子設(shè)計(jì)各部分與現(xiàn)實(shí)世界聯(lián)系更加緊密，因而對(duì)PCB數(shù)字和模擬信號(hào)仿真也提出了越來(lái)越多要求。

設(shè)計(jì)工程師所需考慮不僅僅是SOC，還須考慮同一系統(tǒng)內(nèi)多個(gè)芯片如何通過(guò)多種技術(shù)協(xié)調(diào)配合來(lái)實(shí)現(xiàn)相應(yīng)功能，因而除了混合信號(hào)之外，問題還涉及到光學(xué)、水力學(xué)、電機(jī)學(xué)、傳感器和激勵(lì)器等多種技術(shù)。

另外，知識(shí)產(chǎn)權(quán)(IP)使用方式也應(yīng)予以考慮。過(guò)去，IP是以封裝好組件形式被設(shè)計(jì)工程師采用。對(duì)半導(dǎo)體設(shè)計(jì)工程師而言，它是一種晶體管級(jí)原始單元?，F(xiàn)在，通過(guò)數(shù)字HDL(VHDL和Verilog)實(shí)現(xiàn)軟IP形式數(shù)字IP已經(jīng)出現(xiàn)。

基于此，仿真技術(shù)采用不但能顯著提高設(shè)計(jì)質(zhì)量，而且還可大大降低產(chǎn)品面市時(shí)間。在數(shù)字方面，Verilog和VHDL提供了很好從門級(jí)到行為級(jí)描述仿真和建模方案；在模擬方面，長(zhǎng)期以來(lái)各種形式Spice已得到廣泛應(yīng)用，但其主要缺點(diǎn)是無(wú)法滿足高級(jí)建模需求。

仿真標(biāo)準(zhǔn)問題在于業(yè)界標(biāo)準(zhǔn)太多， SOC和IP開發(fā)方式存在不同之處，設(shè)計(jì)人員可能需要掌握所有標(biāo)準(zhǔn)。盡管利用現(xiàn)有點(diǎn)解決方案，從仿真角度看，這個(gè)問題可以解決，但考慮到時(shí)間和手工劃分難度，這有可能是令人感到痛苦過(guò)程。利用開放結(jié)構(gòu)產(chǎn)生單內(nèi)核可為混合信號(hào)、混合語(yǔ)言以及支持系統(tǒng)設(shè)計(jì)混合級(jí)仿真環(huán)境創(chuàng)建提供一種理想解決方案。

混合信號(hào)問題

為了解決混合信號(hào)問題，大部分EDA供應(yīng)商采用一種協(xié)同仿真方法，通過(guò)一個(gè)“底板”將仿真器連接起來(lái)。有些可支持多個(gè)仿真引擎連接，但大部分卻只能連接一個(gè)模擬仿真器和一個(gè)數(shù)字仿真器。盡管底板可提供兩個(gè)仿真器間同步功能，但該方法卻忽視了混合信號(hào)建模主要問題，迫使用戶人工地在兩個(gè)仿真器間進(jìn)行混合信號(hào)模型劃分。Analogy公司采用與眾不同方法，通過(guò)創(chuàng)建一個(gè)包含了數(shù)字和模擬算法混合信號(hào)仿真內(nèi)核，從而解決了內(nèi)核混合信號(hào)邊界問題。

但任何事物都不會(huì)一成不變。真正混合信號(hào)語(yǔ)言標(biāo)準(zhǔn)，如VHDL-AMS和Verilog-AMS及其純數(shù)字版本，并不僅僅要求增加一個(gè)仿真器，而是需要一種新思維方式。任何實(shí)際解決方案都必須支持多種語(yǔ)言。設(shè)計(jì)者可從多種來(lái)源得到模型/設(shè)計(jì)且須將它們用于設(shè)計(jì)之中。當(dāng)然，在一個(gè)底板上使用多個(gè)仿真引擎可以解決問題，但這樣成本很高。

解決這個(gè)問題佳方案是建立開放仿真環(huán)境，其內(nèi)部有一個(gè)單核仿真引擎。采用這個(gè)方案，單一內(nèi)核就能有效地解決設(shè)計(jì)中模擬和數(shù)字部分問題且使它們保持完全同步。然而，這個(gè)內(nèi)核應(yīng)該能夠支持多種描述語(yǔ)言，包括VHDL-AMS標(biāo)準(zhǔn)、Verilog-AMS、MAST和Spice等現(xiàn)有語(yǔ)言。它也應(yīng)該便于新語(yǔ)言和標(biāo)準(zhǔn)相互配合。通過(guò)大學(xué)研究機(jī)構(gòu)和專業(yè)三方公司積極參與，這種開放仿真環(huán)境不但可改進(jìn)性能，而且也有助于保護(hù)以前投資。

采用一個(gè)單內(nèi)核仿真引擎可支持多種語(yǔ)言，但是仍有問題，其中之一即是VHDL-AMS語(yǔ)言沒有對(duì)仿真算法實(shí)現(xiàn)作任何規(guī)定，而且好解決方案也需要時(shí)間點(diǎn)同步和信號(hào)接口以保持基本速度和精度優(yōu)勢(shì)。

人們已嘗試?yán)酶鞣N方法來(lái)解決這一問題。一種方法是強(qiáng)制實(shí)施極小模擬時(shí)間步進(jìn)(time-step)，以保證得到一個(gè)足以接近數(shù)字門輸入閾值模擬解，其*近程度可以由一個(gè)用戶誤差控制軟件(user error control)來(lái)設(shè)置。這個(gè)方法問題在于速度慢，因?yàn)榉抡鎯?nèi)核模擬部分有很高工作負(fù)荷，其取整誤差(rounding error)高，使得極限點(diǎn)很難精確*近。在高頻設(shè)計(jì)中，即使1ns誤差都是很大誤差。

二種方法是采用數(shù)字?jǐn)?shù)學(xué)引擎來(lái)控制時(shí)間步進(jìn)，而且強(qiáng)制模擬求解機(jī)(analog solver)為每一個(gè)數(shù)字事件求出一個(gè)答案。這一方法表明模擬方案不再是誤差有限或受時(shí)間步進(jìn)預(yù)測(cè)控制，因而也不精確。而且采用這種方法也不可能用封閉反饋環(huán)對(duì)設(shè)計(jì)進(jìn)行分析。對(duì)于高度反饋電路來(lái)說(shuō)，往往需要在同一時(shí)間點(diǎn)上進(jìn)行模擬和數(shù)字間重復(fù)迭代以得到正確結(jié)果。

時(shí)間后向跟蹤

有效方法是采用一種模擬時(shí)間后向跟蹤(backtracking)機(jī)理。如果模擬求解機(jī)檢測(cè)到它放過(guò)了一個(gè)重要數(shù)字點(diǎn)時(shí)，就放棄剛剛得到解，馬上返回到前一時(shí)間點(diǎn)以保證對(duì)正確同步點(diǎn)進(jìn)行預(yù)測(cè)。

單內(nèi)核方法還須能夠?qū)⑥D(zhuǎn)換Hyper模型插入到模擬和數(shù)字間邊界，并可訪問現(xiàn)有模型擴(kuò)展庫(kù)。但是除模型轉(zhuǎn)換之外，仿真器還需對(duì)邊界進(jìn)行尋址，因?yàn)槟Ｐ娃D(zhuǎn)換時(shí)引入了額外延遲。

那些在混合信號(hào)設(shè)計(jì)中采用標(biāo)準(zhǔn)數(shù)字仿真器公司在處理這一額外延遲時(shí)會(huì)比較困難，因?yàn)橹挥姓{(diào)整標(biāo)準(zhǔn)數(shù)字算法才能解決問題。只有數(shù)字門開始變換后，轉(zhuǎn)換模型才開始工作。由于轉(zhuǎn)換模型是模擬轉(zhuǎn)換，信號(hào)具有時(shí)實(shí)上升沿，因而存在一個(gè)附加延遲。為了對(duì)這種情況進(jìn)行校正，數(shù)字算法必須知道轉(zhuǎn)換模型工作狀況并調(diào)整其內(nèi)部時(shí)延。

如前所述，與單內(nèi)核同樣重要是一個(gè)開放結(jié)構(gòu)。例如，Analog已經(jīng)發(fā)布了其解決方案具體規(guī)范。AIRE擴(kuò)展版本可用于將語(yǔ)言編譯器從其語(yǔ)言內(nèi)核中分離出來(lái)。這將使得編譯技術(shù)復(fù)用成為可能，并且鼓勵(lì)新工具如系統(tǒng)設(shè)計(jì)語(yǔ)言開發(fā)，可由三方供應(yīng)商在新內(nèi)核之上實(shí)現(xiàn)。AIRE目前支持VHDL-AMS、MAST和Spice，將來(lái)它還會(huì)支持Verilog-AMS。有了應(yīng)用編程接口(API)，它還有可能支持對(duì)仿真內(nèi)核控制功能直接訪問，并支持其它仿真器編程接口標(biāo)準(zhǔn)，如Verilog's PLI 2.0。此外，其它工具如用于混合信號(hào)測(cè)試Testify、混合信號(hào)統(tǒng)計(jì)分析工具Inspecs以及設(shè)計(jì)優(yōu)化工具也能通過(guò)該接口連接。