EDA技術(shù)的發(fā)展與應用

　　 杭州PCB抄板公司-緯亞電子：摘要：隨著微電子技術(shù)和計算機技術(shù)的不斷發(fā)展，在涉及通信、防、航天、工業(yè)自動化、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計工作中，EDA技術(shù)的含量正以驚人的速度上升，它已成為當今電子技術(shù)發(fā)展的前沿之一。本文首先闡述了EDA技術(shù)的基本概念和發(fā)展過程，然后從幾個不同的方面介紹ESDA的基本特征，后著重分析EDA技術(shù)在兩個不同層次上的工作流程，即電路級設(shè)計和系統(tǒng)級設(shè)計，引入了一種自頂向下的高層次電子設(shè)計方法。

1 前言

　　人類社會已進入到高度發(fā)達的信息化社會，信息社會的發(fā)展離不開電子產(chǎn)品的進步?，F(xiàn)代電子產(chǎn)品在性能提高、復雜度增大的同時，價格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快，實現(xiàn)這種進步的主要因素是生產(chǎn)制造技術(shù)和電子設(shè)計技術(shù)的發(fā)展。前者以微細加工技術(shù)為代表，目前已進展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管。后者的核心就是EDA技術(shù)，EDA是指以計算機為工作平臺，融合應用電子技術(shù)、計算機技術(shù)、智能化技術(shù)新成果而研制成的電子CAD通用軟件包，主要能輔助進行三方面的設(shè)計工作：IC設(shè)計,電子電路設(shè)計,PCB設(shè)計。沒有EDA技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計制造是不可想象的，反過來，生產(chǎn)制造技術(shù)的不斷進步又必將對EDA技術(shù)提出新的要求。

2 EDA技術(shù)的發(fā)展

　　回顧近30年電子設(shè)計技術(shù)的發(fā)展歷程，可將EDA技術(shù)分為三個階段。

　　七十年代為CAD階段，人們開始用計算機輔助進行IC版圖編輯、PCB布局布線，取代了手工操作，產(chǎn)生了計算機輔助設(shè)計的概念。

　　八十年代為CAE階段，與CAD相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計，這就是計算機輔助工程的概念。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。

　　九十年代為ESDA階段，盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計工作中徹底解放出來。在整個設(shè)計過程中，自動化和智能化程度還不高，各種EDA軟件界面千差萬別，學習使用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接?；谝陨喜蛔?，人們開始追求：貫徹整個設(shè)計過程的自動化，這就是ESDA即電子系統(tǒng)設(shè)計自動化。

3 ESDA技術(shù)的基本特征

　　ESDA代表了當今電子設(shè)計技術(shù)的新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實現(xiàn)，然后采用硬件描述語言(HDL)完成系統(tǒng)行為級設(shè)計，后通過綜合器和適配器生成終的目標器件。這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法，具體流程參見4.2節(jié)。下面介紹與ESDA基本特征有關(guān)的幾個概念。

3.1 “自頂向下”的設(shè)計方法

　　10年前，電子設(shè)計的基本思路還是選擇標準集成電路“自底向上”(Bottom–Up)的構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。

　　高層次設(shè)計給我們提供了一種“自頂向下”(Top–Down)的全新設(shè)計方法，這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。由?a href=http://www.breakdownplastic.cn/pcb/ target=_blank class=infotextkey>設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，同時也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。

3.2 ASIC設(shè)計

　　現(xiàn)代電子產(chǎn)品的復雜度日益加深，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用ASIC(Application Specific Integrated Circuits)芯片進行設(shè)計。ASIC按照設(shè)計方法的不同可分為：全定制ASIC，半定制ASIC，可編程ASIC(也稱為可編程邏輯器件)。

　　設(shè)計全定制ASIC芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，后將設(shè)計結(jié)果交由IC廠家掩膜制造完成。優(yōu)點是：芯片可以獲得優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點是：開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。

　　半定制ASIC芯片的版圖設(shè)計方法有所不同，分為門陣列設(shè)計法和標準單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間。

　　可編程邏輯芯片與上述掩膜ASIC的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。

　　可編程邏輯器件自七十年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩膜ASIC集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以快的速度上市，而當市場擴大時，它可以很容易的轉(zhuǎn)由掩膜ASIC實現(xiàn)，因此開發(fā)風險也大為降低。

　　上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。杭州PCB|杭州smt

3.3 硬件描述語言

　　硬件描述語言(HDL—Hardware Description Language)是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利用VHDL語言只需要書寫一行A=B+C即可，而且VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言，如ABEL–HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語言，1987年IEEE采納VHDL為硬件描述語言標準(IEEE STD-1076)。

　　VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。VHDL還具有以下優(yōu)點：

　　(1)VHDL的寬范圍描述能力使它成為高層次設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而化較少的精力于物理實現(xiàn)。

　　(2)VHDL可以用簡潔明確的代碼描述來進行復雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。

　　(3)VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。

　　(4)VHDL是一個標準語言，為眾多的EDA廠商支持，因此移植性好。

3.4 系統(tǒng)框架結(jié)構(gòu)

　　EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范，目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如Cadence公司的Design Framework，Mentor公司的Falcon Framework，而且這些框架結(jié)構(gòu)都遵守際CFI組織(CAD Framework Initiative)制定的統(tǒng)一技術(shù)標準。Framework能將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中信息的傳輸與共享，是并行工程和Top–Down設(shè)計方法的實現(xiàn)基礎(chǔ)。

4 EDA技術(shù)的基本設(shè)計方法

　　EDA技術(shù)的每一次進步,都引起了設(shè)計層次上的一個飛躍,可以用圖1說明

                  圖1 EDA技術(shù)設(shè)計層次的變化

　　物理級設(shè)計主要指IC版圖設(shè)計，一般由半導體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設(shè)計和系統(tǒng)級設(shè)計。

4.1 電路級設(shè)計

　　電路級設(shè)計工作流程如圖2所示，電子工程師接受系統(tǒng)設(shè)計任務后，首先確定設(shè)計方案，同時要選擇能實現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計電路原理圖。接著進行一次仿真，包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。系統(tǒng)在進行仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形代替了實際電路調(diào)試中的信號源和示波器。這一次仿真主要是檢驗設(shè)計方案在功能方面的正確性。

　　仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡表進行PCB板的自動布局布線。在制作PCB板之前還可以進行后分析，包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并且可以將分析后的結(jié)果參數(shù)反標回電路圖，進行二次仿真，也稱為后仿真，這一次仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性。

　　由此可見，電路級的EDA技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面的了解系統(tǒng)的功能特性核物理特性，從而將開發(fā)風險消滅在設(shè)計階段，縮短了開發(fā)時間，降低了開發(fā)成本。

4.2 系統(tǒng)級設(shè)計

　　進入90年代以來，電子信息類產(chǎn)品的開發(fā)明顯出現(xiàn)兩個特點：一是產(chǎn)品的復雜程度加深；二是產(chǎn)品的上市時限緊迫，然而電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作(包括設(shè)計輸入，仿真和分析，設(shè)計修改等)都是在基本邏輯門這一層次上進行的，顯然這種設(shè)計方法不能適應新的形勢，為此引入了一種高層次的電子設(shè)計方法，也稱為系統(tǒng)級的設(shè)計方法。

　　高層次設(shè)計是一種“概念驅(qū)動式”設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是針對設(shè)計目標進行功能描述，由于擺脫了電路細節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機后，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這樣，新的概念得以迅速有效的成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，在廠家綜合庫的支持下，利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化變得輕松容易。具體的設(shè)計流程見圖3。

高層次設(shè)計步驟如下：

一步：

　　按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。

二步：

　　輸入VHDL代碼，這是高層次設(shè)計中為普遍的輸入方式。此外，還可以采用圖形輸入方式(框圖，狀態(tài)圖等)，這種輸入方式具有直觀、容易理解的優(yōu)點。

三步：

　　將以上的設(shè)計輸入編譯成標準的VHDL文件。對于大型設(shè)計，還要進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性，因為對于大型設(shè)計，綜合、適配要花費數(shù)小時，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復的次數(shù)和時間，一般情況下，可略去這一仿真步驟。

四步：

　　利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件,這是將高層次描述轉(zhuǎn)化硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應的廠家綜合庫支持下才能完成。綜合后，可利用產(chǎn)生的網(wǎng)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的，一般設(shè)計，這一仿真步驟也可略去。

五步：

　　利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配完成后，產(chǎn)生多項設(shè)計結(jié)果：①適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；②適配后的仿真模型；③器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性(如時延特性)，所以仿真結(jié)果能比較精確的預期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就需要修改VHDL源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計要求。

六步：

　　將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開發(fā)，通過更換相應的廠家綜合庫，可以很容易轉(zhuǎn)由ASIC形式實現(xiàn)。

5. 結(jié)束語

　　EDA技術(shù)是電子設(shè)計領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世，然而，我EDA技術(shù)的應用水平長期落后于發(fā)達家。因此，廣大電子工程人員要盡早掌握這一先進技術(shù)，這不僅是提高設(shè)計效率的需要，更是我電子工業(yè)在世界市場上生存、竟爭與發(fā)展的需要。

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